【往期回顾】DDR3系列之时钟信号的差分电容【转发】

2018-04-10 by:CAE仿真在线来源:互联网

差分电容?没看错吧,有这种电容吗?当然是没有的,只是这个电容并联在差分信号P/N中间,所以我们习惯性的叫它差分电容罢了。如下图一中红色框中所示即我们今天的主角,下面容我慢慢给大家介绍。

图一

大家看到它是否有种似曾相识又不曾见过的感觉?确实,它只不过是一个普普通通的不起眼的电容罢了!但是,如果它真的只是一个普通的电容,高速先生也不屑拿出来和大家讲了,其实它普通的表面隐藏着很深的道道。到底有什么呢?嘘!一般人我不告诉他!

图一是Intel平台设计指导上经常可以看到的DDR3时钟拓扑结构,我们也经常会在仿真实践中去人为的添加这个差分电容,如下图二时钟信号一拖四所示为我们在设计中看到的一个真实案例。

图二无差分电容的时钟信号拓扑及波形

虽然看起来这个波形还凑合,没有太大的问题,但还是有优化的余地(工程师的强迫症又来了,真是伤不起啊!),可以通过在前端并联一个电容来优化,如下图三所示为并联了2.2pF差分电容后的拓扑结构和仿真波形。

图三有差分电容的拓扑结构和波形

在前端加了差分电容后,虽然上升沿有微小的变缓,但波形真的是呈现了一个完美的正弦波曲线,振荡消除了,实在是苦逼的工程师们居家(埋头实验室)旅行(客户现场出差)、杀人灭口(消除反射等)之必备良方。此优化设计也已经投入使用,在加了这个电容后系统能稳定运行在800MHz的频率,如果没有焊接这个电容,系统只能稳定运行在667MHz,运行到800MHz时系统时有错误发生。

看到这里,一些脑洞大开的工程师可能会问,这个电容的位置有什么讲究吗?我可不可以把这个电容放在最后面那个颗粒?高速先生就喜欢有人提这种高质量的问题。下面还是看看仿真结果吧。

首先看看将电容放在第一个颗粒处的仿真结果,如下图四所示。